裏面照明用の回路及びフォトセンサの重なり部分

专利摘要:
裏面照明（「ＢＳＩ」）イメージセンサピクセル（４００）は、フォトダイオード領域（４２０）と、ピクセル回路（４３０）とを含む。フォトダイオード領域は、ＢＳＩイメージセンサピクセルの裏面上に入射する光に応答してイメージ電荷を蓄積するために半導体ダイ内に配置される。ピクセル回路が、半導体ダイの前面とフォトダイオード領域との間で半導体ダイ内に配置されたトランジスタピクセル回路を含む。ピクセル回路の少なくとも一部はフォトダイオード領域に重なり合っている。
公开号:JP2011512033A
申请号:JP2010545945
申请日:2009-02-02
公开日:2011-04-14
发明作者:シン；チー タイ；ティエジュン ダイ；ハワード；イー ローズ；宗平 真鍋；秀俊 野▲ざき▼
申请人:オムニヴィジョン テクノロジーズ インコーポレイテッド；
IPC主号:H01L27-146

专利说明:

[0001] （関連出願）
本出願は、２００８年２月８日に出願された米国暫定特許出願第６１／０２７，３５６合の利益を主張し、その内容は引用により本明細書に組み込まれる。
（技術分野）
本開示は、全体的にイメージセンサに関し、より詳細には、限定ではないが、裏面正面ＣＭＯＳイメージセンサに関する。]
背景技術

[0002] 図１は、従来の前面照明の相補型金属酸化膜半導体（「ＣＭＯＳ」）イメージングピクセル１００を示す。イメージングピクセル１００の前面は、ピクセル回路がその上に配置され、信号再分配のための金属スタック１１０が覆って形成される基板１０５の側面である。金属層（例えば、金属層Ｍ１及びＭ２）は、イメージングピクセル１００の前面に入射する光が感光性又はフォトダイオード（「ＰＤ」）領域１１５に到達できる光路を生成するようにしてパターン形成される。前面は更に、カラーセンサと、光をＰＤ領域１１５に合焦するマイクロレンズとを実装するカラーフィルタ層を含むことができる。
イメージングピクセル１００は、ＰＤ領域１１５に隣接するピクセル回路領域１２５内に配置されたピクセル回路を含む。このピクセル回路は、イメージングピクセル１００の正常な動作のための様々な機能を提供する。例えば、ピクセル回路領域１２５は、ＰＤ領域１１５内のイメージ電荷の取得を開始し、又は、ＰＤ領域１１５内に蓄積されたイメージ電荷をリセットして、次のイメージのためにイメージングピクセル１００を準備し、或いは、イメージングピクセル１００により取得されたイメージデータを転送するための回路を含むことができる。結果として、ピクセル回路領域１２５は、ＰＤ領域１１５を犠牲にしてイメージングピクセル１００内の貴重なスペースを消費している。ピクセル回路を収容するためにＰＤ領域１１５のサイズを縮小すると、イメージングピクセル１００のフィルファクター（ｆｉｌｌ ｆａｃｔｏｒ）が減少し、これにより光を感知するピクセル面積量が減少し、低照度性能が低下する。] 図１
図面の簡単な説明

[0003] 従来の前面照明イメージングピクセルの断面図である。
本発明の実施形態による、裏面照明イメージングシステムを示す裏面図である。
本発明の実施形態による、裏面照明イメージングシステム内の２つの４Ｔピクセルのピクセル回路を示す回路図である。
本発明の実施形態による、裏面照明イメージングシステム内のアナログデジタル変換回路を含む、アクティブピクセルセンサのピクセル回路を示す回路図である。
本発明の実施形態による、重なり合うピクセル回路を備えた裏面照明イメージングピクセルの混成断面／回路図である。
本発明の実施形態による、重なり合うピクセル回路を備えた裏面照明イメージングピクセルを動作させるプロセスを示すフローチャートである。]
実施例

[0004] 別途定めのない限り種々の図全体を通じて同じ参照符号が同じ要素を示す添付図を参照しながら、非限定的で非網羅的な本発明の実施形態を説明する。]
[0005] ここで、重なり合うピクセル回路を備えた裏面照明イメージセンサを動作させるシステム及び方法の実施形態を説明する。以下の説明において、様々な実施形態を十分に理解するために多数の具体的な詳細事項が記載されている。しかしながら、本明細書で説明される技術は、この具体的な詳細事項の１つ又はそれ以上が無くても、又は他の方法、構成要素、内容、その他を用いて実施することができる点は、当業者であれば理解されるであろう。場合によっては、よく知られた構造、材料、又は動作は、特定の態様を曖昧にするのを避けるために詳細には図示又は説明されていない。]
[0006] 本明細書を通して「１つの実施形態」又は「実施形態」として言及することは、実施形態に関連して説明される具体的な特徴、構造、又は特性が本発明の少なくとも一つの実施形態に含まれることを意味する。従って、本明細書全体を通じて種々の箇所で挙げられる表現「１つの実施形態において」又は「実施形態において」は、必ずしも全て同じ実施形態について言及しているとは限らない。更に、具体的な特徴、構造、又は特性は、１つ又はそれ以上の実施形態においてあらゆる好適な方式で組み合わせることができる。]
[0007] 本明細書全体を通じて幾つかの専門用語が使用される。これらの用語は、本明細書において具体的に定義され、又はこれらの使用する文脈において明確にそうではないことが示唆されない限り、由来する当該技術分野における通常の意味に解釈すべきである。用語「重なり合う」は、半導体ダイの面法線を基準として本明細書で定義される。面法線に平行に延びる半導体ダイの断面を通って引かれた線がダイ上に配置された２つの要素と交わる場合に、この２つの要素は「重なり合っている」とみなされる。]
[0008] 図２は、本発明の実施形態による、裏面照明イメージングシステム２００を示すブロック図である。イメージングシステム２００の例示の実施形態は、ピクセルアレイ２０５、読み出し回路２１０、機能ロジック２１５、及び制御回路２２０を含む。] 図２
[0009] ピクセルアレイ２０５は、裏面照明イメージセンサ又はピクセル（例えば、ピクセルＰ１、Ｐ２．．．，Ｐｎ）の２次元（「２Ｄ」）アレイである。１つの実施例において、各ピクセルは、相補型金属酸化膜半導体（「ＣＭＯＳ」）イメージングピクセルである。図示のように、各ピクセルは、横列（例えば、横列Ｒ１からＲｙ）と縦列（例えば、縦列Ｃ１からＣｘ）とに配列されて、人、場所、又は物体のイメージデータを取得し、これを用いて人、場所、又は物体の２Ｄイメージをレンダリングすることができる。]
[0010] 各ピクセルがイメージデータ又はイメージ電荷を取得した後、該イメージデータは、読み出し回路２１０により読み出され、機能ロジック２１５に転送される。読み出し回路２１０は、増幅回路、アナログデジタル変換（「ＡＤＣ」）回路、又はその他を含むことができる。機能ロジック２１５は、単にイメージデータを格納するか、或いは後処理のイメージエフェクト（例えば、トリミング、回転、赤目除去、明るさ調整、コントラスト調整、真又はその他）を適用することによりイメージデータを操作することができる。１つの実施形態において、読み出し回路２１０は、読み出し縦列ライン（図示）に沿って一度に一列のイメージデータを読み出すことができ、或いは、シリアル読み出し、又は全ピクセルを同時に全並列読み出しなど、様々な他の技術（図示せず）を用いてイメージデータを読み出すことができる。]
[0011] 制御回路２２０は、ピクセルアレイ２０５に結合され、ピクセルアレイ２０５の動作特性を制御する。例えば、制御回路２２０は、イメージ取得を制御するためのシャッター信号を生成することができる。１つの実施形態において、シャッター信号は、ピクセルアレイ２０５内の全ピクセルが単一の取得ウィンドウ中にそれぞれのイメージデータを同時に取り込むことを同時に可能にする、グローバルなシャッター信号である。代替の実施形態では、シャッター信号は、ピクセルの各横列、縦列、又はグループが、連続する取得ウィンドウの間に順次にイネーブルになるようなローリングシャッター信号である。]
[0012] 図３Ａは、本発明の実施形態による、裏面照明イメージングアレイ内の２つの４トランジスタ（「４Ｔ」）ピクセルのピクセル回路３００を示す回路図である。ピクセル回路３００は、図２のピクセルアレイ２００内に各ピクセルを実装する１つの実施可能なピクセル回路アーキテクチャである。しかしながら、本発明の実施形態は４Ｔピクセルアーキテクチャに限定されないことは理解すべきであり、本本発明の技術はまた３Ｔ設計、５Ｔ設計、及び他の種々のピクセルアーキテクチャにも適用可能であることは、本開示の利点を有する当業者であれば理解されるであろう。] 図２ 図３Ａ
[0013] 図３Ａでは、２つの横列及び１つの縦列で配列されている。各ピクセル回路３００の図示の実施形態は、フォトダイオードＰＤ、転送トランジスタＴ１、リセットトランジスタＴ２、ソースフォロワ（「ＳＦ」）トランジスタＴ３、選択トランジスタＴ４、及び蓄積キャパシタＣ１を含む。作動時には、転送トランジスタＴ１は、転送信号ＴＸを受け取り、フォトダイオードＰＤ内に蓄積された電荷をフローティングディフュージョンノードＦＤに転送する。１つの実施形態において、フローティングディフュージョンノードＦＤは、イメージ電荷を一時的に保管するため蓄積キャパシタに結合することができる。] 図３Ａ
[0014] リセットトランジスタＴ２は、電源レールＶＤＤとフローティングディフュージョンノードＦＤとの間に結合され、リセット信号ＲＳＴの制御下でピクセル信号（例えば、ＦＤ及びＰＤをプリセット電圧に充電又は放電する）をリセットする。フローティングディフュージョンノードＦＤは、ＳＦトランジスタＴ３のゲートを制御するために結合される。ＳＦトランジスタＴ３は、電源レールＶＤＤと選択トランジスタＴ４との間に結合される。ＳＦトランジスタＴ３は、フローティングディフュージョンノードＦＤに高インピーダンス接続をもたらすソースフォロワとして動作する。最後に、選択トランジスタＴ４は、選択信号ＳＥＬの制御下でピクセル回路３００の出力を読み出し縦列ラインに選択的に結合する。]
[0015] １つの実施形態において、ＴＸ信号、ＲＳＴ信号、及びＳＥＬ信号は、制御回路２２０により生成される。ピクセルアレイ２０５がグローバルシャッターで動作する実施形態では、グローバルシャッター信号は、ピクセルアレイ全体の各転送トランジスタＴ１に結合され、各ピクセルのフォトダイオードＰＤから電荷転送を同時に開始する。或いは、ローリングシャッター信号を転送トランジスタＴ１のグループに印加することもできる。]
[0016] 図３Ｂは、本発明の実施形態による、統合アナログデジタルコンバータ（ＡＤＣ）３０５を含む、アクティブピクセルセンサ（ＡＰＳ）アーキテクチャを用いたピクセル回路３０１を示す回路図である。ピクセル回路３０１は、図２のピクセルアレイ２００内の各ピクセルを実装する別の実施可能なピクセル回路アーキテクチャである。図示のＡＰＳアーキテクチャは、２つのトランジスタ（リセットトランジスタＴ２と選択トランジスタＴ４）だけを含むが、ＡＤＣ３０５がピクセル回路３０１に統合されない場合、ＳＦトランジスタＴ３が含まれ、ピクセル回路３０１は３Ｔピクセル設計と呼ばれることになる。図３Ｂは、ＡＤＣをピクセルに統合する単に１つの可能な実施に過ぎず、本発明の実施形態と共に他の実施を用いることができる点は理解されたい。例えば、ＡＤＣは、図３Ａに示す４Ｔ設計に組み込むことができる。] 図２ 図３Ａ 図３Ｂ
[0017] ピクセル回路３０１の図示の実施形態は、ＰＤ、リセットトランジスタＴ２、及びＡＤＣ３０５を含む。ＡＤＣ３０５の図示の実施形態は、コンパレータ（「ＣＯＭＰ」）３１０、カウンタ３１５、及びメモリ３２０を含む。作動時には、ＡＤＣ３０５は、ＰＤにより蓄積されたアナログイメージ電荷をデジタル値表現のイメージデータに変換した後、選択トランジスタＴ４により縦列バスに出力する。メモリ３２０は、デジタルイメージデータを一時的に格納するためのマルチビットレジスタ（例えば、８ビット、１６ビット、２０ビット、その他）である。１つの実施形態において、ピクセルアレイ２０５内の各ピクセルＰ１〜Ｐｎのピクセル回路は、自己ＡＤＣ３０５を含む。１つの実施形態において、２つ又はそれ以上の隣接ピクセルは、ＡＤＣ３０５の１つ又はそれ以上の構成部品を共有することができる。共有実施形態では、共有ＡＤＣ３０５の回路は、２つ又はそれ以上の隣接ピクセルと重なり合うことができる。]
[0018] 図４は、本発明の実施形態による、重なり合うピクセル回路を備えた裏面照明イメージングピクセル４００の混成断面回路図である。イメージングピクセル４００は、ピクセルアレイ２０５内でのピクセルＰ１からＰｎの１つの実施可能な実装である。イメージングピクセル４００の図示の実施形態は、基板４０５、カラーフィルタ４１０、マイクロレンズ４１５、ＰＤ領域４２０、連結拡散領域４２５、ピクセル回路領域４３０、ピクセル回路層４３５、及び金属スタック４４０を含む。ピクセル回路領域４３０の図示の実施形態は、４Ｔピクセル（他のピクセル設計で置き換えてもよい）、並びに拡散ウェル４４５上に配置された他の回路４３１（例えば、ゲイン回路、ＡＤＣ回路、ガンマ制御回路、露光制御回路）を含む。フローティングディフュージョン４５０は、拡散ウェル４４５内に配置され、転送トランジスタＴ１とＳＦトランジスタＴ３のゲートとの間に結合される。金属スタック４４０の図示の実施形態は、金属間誘電体層４４１及び４４３により分離される２つの金属層Ｍ１及びＭ２を含む。図４は２層の金属スタックだけを示しているが、金属スタック４４０は、ピクセルアレイ２０５の前面全体に信号をルーティングするための幾らかの層を含むことができる。１つの実施形態において、パッシベーション又はピニング層４７０が連結拡散領域４２５を覆って配置される。最後に、シャロー・トレンチ・アイソレーション（「ＳＴＩ」）は、イメージングピクセルを隣接ピクセル（図示せず）から分離する。] 図４
[0019] 図示のように、イメージングピクセル４００は、半導体ダイの裏面上に入射する光４８０を感知する。裏面照明センサを用いることで、ピクセル回路領域４３０は、フォトダイオード領域４２０と重なり合う配置で位置付けることができる。換言すると、ピクセル回路３００は、連結拡散領域４２５に隣接し、光４８０がフォトダイオード領域４２０に到達するのを妨げることなく、フォトダイオード領域４２０とダイ前面との間に置くことができる。図１に示す横並び配置ではなく、ピクセル回路をフォトダイオード領域４２０と重なり合う配置で置くことによって、フォトダイオード領域４２０はもはや、ピクセル回路と貴重なスペースを求めて競合することはない。むしろ、ピクセル回路領域４３０は、イメージセンサのフィルファクタを損なうことなく、追加の又はより大きな構成要素を収容するよう拡大することができる。本発明の実施形態は、ピクセルの感度を低下させることなく、ゲイン制御装置又はＡＤＣ回路（例えば、ＡＤＣ３０５）などの他の回路４３１をそれぞれのフォトダイオード領域４２０に密接に近接して配置できるようにする。ゲイン制御装置及びＡＤＣ回路を各ＰＤ領域４２０に密接に近接して挿入することによって、ＰＤ領域４２０と追加のピクセル内部回路との間の電気相互接続がより短くなることに起因して、回路ノイズが低減され、ノイズ耐性を向上させることができる。更に、裏面照明配置は、光４８０と干渉することなく、金属スタック４４０内でピクセルアレイ２０５のっ前面全体にわたる信号のルーティングに対してより大きな融通性をもたらす。１つの実施形態において、シャッター信号は、ピクセルアレイ２０５内のピクセルに金属スタック４４０内でルーティングされる。] 図１
[0020] １つの実施形態において、ピクセルアレイ２０５内の隣接ピクセルのＰＤ領域４２０の上にあるピクセル回路領域４３０は、グループ化して共用のダイスペースを生成することができる。この共用ダイスペースは、基本の３Ｔ、４Ｔ、５Ｔ、その他のピクセル回路に加えて、共有回路（又はピクセル内部回路）をサポートすることができる。或いは、一部のピクセルは、より大きい又はより最新のピクセル内部回路において追加のピクセル回路スペースを必要とする隣接ピクセルに対して、ＰＤ領域４２０上の未使用のダイスペースを提供することができる。従って、幾つかの実施形態では、他の回路４３１を２つ又はそれ以上のＰＤ領域４２０に重なり合わせることができ、１つ又はそれ以上のピクセルにより共有することができる。]
[0021] １つの実施形態において、基板４０５にはＰ型ドーパントがドープされる。この場合、基板４０５及びその上に成長したエピタキシャル層は、Ｐ基板と呼ぶことができる。Ｐ型基板の実施形態では、拡散ウェル４４５は、Ｐ＋ウェルインプラントであり、フォトダイオード領域４２０、連結拡散領域４２５、及びフローティングディフュージョン４５０はＮ型にドープされる。フローティングディフュージョン４５０には、拡散ウェル４４５として反対の導電型ドーパントがドープされ、拡散ウェル４４５内にｐ−ｎ接合を生成し、これによりフローティングディフュージョン４５０を電気的に絶縁する。基板４０５及びその上のエピタキシャル層がＮ型である実施形態では、拡散ウェル４４５もまたＮ型にドープされるが、フォトダイオード領域４２０、連結拡散領域４２５、及びフローティングディフュージョン４５０は、反対のＰ型導電性を有する。]
[0022] 図５は、本発明の実施形態による、ＢＳＩイメージングピクセル４００を動作させるプロセス５００を示すフローチャートである。プロセス５００は、ピクセルアレイ２０５内の単一のピクセルの動作を示しているが、ローリングシャッターか又はグローバルシャッターの何れが使用されるかに応じて、プロセス５００は、ピクセルアレイ２０５の各ピクセルによって順次に又は同時に実行することができることは理解されたい。プロセスブロックの一部又は全てがプロセス５００において現れる順序は、限定とみなすべきではない。むしろ、プロセスブロックの一部は、図示以外の様々な順序で実行することができることは、本開示の利点を有する当業者であれば理解されるであろう。] 図５
[0023] プロセスブロック５０５では、フォトダイオードＰＤ（例えば、フォトダイオード領域）がリセットされる。リセット段階は、フォトダイオードＰＤをＶＤＤのような所定電圧まで充電又は放電する段階を含む。リセットは、ＲＳＴ信号をアサートしてリセットトランジスタＴ２をイネーブルにし、ＴＸ信号をアサートして転送トランジスタＴ１をイネーブルにすることによって行われる。Ｔ１及びＴ２をイネーブルにすると、フォトダイオード領域４２０、連結拡散領域４２５、及びフローティングディフュージョン４５０が電源レールＶＤＤに結合される。]
[0024] リセットされると、ＲＳＴ信号及びＴＸ信号はデアサートされ、フォトダイオード領域４２０によるイメージ取得を開始する（プロセスブロック５１０）。イメージングピクセル４００の裏面に入射する光４８０は、マイクロレンズ４１５によりカラーフィルタ４１０を通ってフォトダイオード領域４２０の裏面上に合焦される。カラーフィルタ４１０は、入射光４８０を構成要素の色にフィルタリングする（例えば、バイヤーフィルターモザイク、又はカラーフィルタアレイを用いて）よう動作する。入射光子は、フォトダイオードの拡散領域内で電荷の蓄積を引き起こす。]
[0025] イメージ取得ウィンドウが失効すると、フォトダイオード領域４２０内の蓄積電荷は、ＴＸ信号をアサートすることによって、転送トランジスタＴ１を介してフローティングディフュージョン４５０に転送される。グローバルシャッターの場合には、プロセスブロック５１５の間にグローバルシャッター信号が、ＴＸ信号としてピクセルアレイ２０５内の全てのピクセルに対してアサートされる。これにより、各ピクセルにより蓄積されたイメージデータのピクセルの対応するフローティングディフュージョン４５０へのグローバル転送が生じることになる。]
[0026] イメージデータが転送されると、ＴＸ信号がデアサートされ、読み出しを行うためにフローティングディフュージョン４５０をＰＤ領域４２０から絶縁する。プロセスブロック５２０では、ＳＥＬ信号がアサートされ、格納されたイメージデータを読み出し縦列上に転送し、読み出し回路２１０を介して機能ロジック２１５に出力する。読み出しは、縦列ラインを介して１横列当たりで（図示）、横列ラインを介して１縦列当たりで（図示せず）、１ピクセル当たりで（図示せず）、又は他の論理グループによって行うことができることを理解されたい。全ピクセルのイメージデータが読み出されると、プロセス５００はプロセスブロック５０５に戻り、次のイメージの準備をする。]
[0027] １つの実施形態において、他の回路４３１は、イメージ電荷を一時的に格納するためにＦＤ４５０に結合された蓄積キャパシタを含むことができ、プロセスブロック５２０において、読み出しの前に各ピクセル内でイメージ取得後処理を実行できるようにする。このような回路は、ゲイン回路、ＡＤＣ回路、又はその他を含むことができる。他の回路４３１は更に、露光制御回路及びガンマ制御回路を含むことができる。重なり合いＢＳＩ配置は、ピクセル４００のフィルファクタを損なうことなく、このようなピクセル内部処理をイネーブルにするため、各ピクセル内にスペースを提供する。]
[0028] 上記で説明したプロセスは、コンピュータソフトウェア及びハードウェアの観点から説明した。記載の技術は、機械（例えば、コンピュータ）可読記憶媒体内で具現化され械によって実行されたときに、記載された操作を機械に実行させることになる機械実行可能命令を構成することができる。加えて、プロセスは、特定用途向け集積回路（「ＡＳＩＣ」）又は同様のものなどのハードウェア内で具現化することができる。]
[0029] 機械可読記憶媒体は、機械（例えば、コンピュータ、ネットワークデバイス、形態情報端末、製造ツール、１つ又はそれ以上のプロセッサのセットを備えたあらゆる装置、その他）によってアクセス可能な形態で情報を提供（すなわち格納）するあらゆる機構を含む。例えば、機械可読記憶媒体は、記録可能／記録不能媒体（例えば、読み出し専用メモリ得（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイス、その他）を含む。]
[0030] 要約にて記載される内容を含む、本発明の図示の実施形態の上記の説明は、網羅的なものではなく、又は開示された厳密な形態に本発明を限定するものでもない。本発明の特定の実施形態及びその実施例を例証として本明細書で説明してきたが、当業者であれば理解されるように、本発明の範囲内で種々の修正形態が実施可能である。]
[0031] これらの修正形態は、上記の詳細な説明に照らして本発明に対して実施することができる。添付の請求項で使用される用語は、本明細書で開示される特定の実施形態に本発明が限定されるものと解釈すべきではない。むしろ、本発明の範囲は、以下の請求項により完全に判断されるべきであり、請求項の判読から推定される教示に従って解釈すべきではない。]
[0032] ２０５ピクセルアレイ
４００ 裏面照明イメージングピクセル
４０５基板
４１０カラーフィルタ
４１５マイクロレンズ
４２０ＰＤ領域
４２５連結拡散領域
４３０ピクセル回路領域
４３５ピクセル回路層
４４０ 金属スタック]

权利要求:

請求項1
裏面照明（「ＢＳＩ」）イメージセンサピクセルであって、前記ＢＳＩイメージセンサピクセルの裏面上に入射する光に応答してイメージ電荷を蓄積するために半導体ダイ内に配置されるフォトダイオード領域と、前記半導体ダイの前面と前記フォトダイオード領域との間で前記半導体ダイ内に配置されたトランジスタピクセル回路を含むピクセル回路と、を備え、前記ピクセル回路の少なくとも一部が前記フォトダイオード領域に重なり合っている、ＢＳＩイメージセンサピクセル。
請求項2
前記ピクセル回路が更に、前記ＢＳＩイメージセンサピクセル内で前記イメージ電荷をデジタル値に変換するよう結合されたアナログデジタルコンバータ（「ＡＤＣ」）を含み、前記ＡＤＣの少なくとも一部が前記フォトダイオード領域に重なり合っている、請求項１に記載のＢＳＩイメージセンサピクセル。
請求項3
前記ピクセル回路が更に、前記ＢＳＩイメージセンサピクセル内で前記イメージ電荷から得られたイメージデータを増幅するためのゲイン回路を含み、前記ゲイン回路の少なくとも一部が前記フォトダイオード領域に重なり合っている、請求項１に記載のＢＳＩイメージセンサピクセル。
請求項4
前記ピクセル回路が更に、ガンマ制御回路又は露光制御回路の少なくとも１つを含み、前記ガンマ制御回路又は露光制御回路の少なくとも一部が前記フォトダイオード領域に重なり合っている、請求項１に記載のＢＳＩイメージセンサピクセル。
請求項5
前記ピクセル回路が、３トランジスタ（「３Ｔ」）、４トランジスタ（「４Ｔ」）、又は５トランジスタ（「５Ｔ」）のピクセル回路に加えて付加的な回路を含み、前記付加的な回路の少なくとも一部が前記フォトダイオード領域に重なり合っている、請求項１に記載のＢＳＩイメージセンサピクセル。
請求項6
前記ピクセル回路の一部が、ピクセルのアレイ内の隣接ピクセルと共有ピクセル回路として共有されており、前記共有ピクセル回路の第１の部分が前記フォトダイオード領域に重なり合っており、第２の部分が隣接ピクセルのフォトダイオード領域に重なり合っている、請求項１に記載のＢＳＩイメージセンサピクセル。
請求項7
前記ＢＳＩイメージセンサピクセルが、ＢＳＩ相補型金属酸化膜半導体（「ＣＭＯＳ」）イメージセンサを含む、請求項１に記載のＢＳＩイメージセンサピクセル。
請求項8
前記半導体ダイ内に配置された連結拡散領域を更に備え、該連結拡散領域が、前記フォトダイオード領域と前記ピクセル回路との間に結合され、前記ピクセル回路に隣接して位置付けられて、前記半導体ダイの前面に向かって延びている、請求項７に記載のＢＳＩイメージセンサピクセル。
請求項9
前記トランジスタピクセル回路が、前記フォトダイオード領域とフローティングディフュージョンとの間に結合された転送トランジスタと、前記フォトダイオード領域内に蓄積される電荷をリセットするために結合されるリセットトランジスタと、前記フローティングディフュージョンから高インピーダンス出力を提供するために結合されるソースフォロワトランジスタと、読み出しを行うために他のイメージセンサピクセルからＢＳＩイメージセンサピクセルを選択する選択トランジスタと、を含む、請求項７に記載のＢＳＩイメージセンサピクセル。
請求項10
前記フォトダイオード領域の下の前記半導体ダイの裏面上に配置され、前記裏面から受け取った光を前記フォトダイオード領域上に合焦するよう光学的に整列されたマイクロレンズと、前記光をフィルタリングするために前記マイクロレンズと前記フォトダイオード領域との間に配置されたカラーフィルタと、を更に備える、請求項１に記載のＢＳＩイメージセンサピクセル。
請求項11
複数のピクセルを含むピクセルアレイの動作方法であって、前記ピクセルの各々が、裏面照明相補型金属酸化膜半導体（「ＣＭＯＳ」）イメージセンサを含み、前記ピクセルの各々に対して前記方法が、前記ピクセルのフォトダイオード領域内でピクセルの裏面上に入射する光に応答して生成されるイメージデータを蓄積する段階と、前記フォトダイオード領域内で蓄積された前記イメージデータを、前記裏面の反対側の前記ピクセルの前面上に配置され且つ前記フォトダイオード領域と少なくとも部分的に重なり合うピクセル回路に転送する段階と、を含む、方法。
請求項12
各ピクセルに対して、電圧レールと前記フォトダイオード領域との間に結合されるリセットトランジスタを一時的にイネーブルにすることによって、前記電荷データを蓄積する前に前記フォトダイオード領域をリセットする段階を更に含み、前記リセットトランジスタが、前記ピクセルの前面上に配置され、前記フォトダイオード領域と少なくとも部分的に重なり合う、請求項１１に記載の方法。
請求項13
各ピクセルに対して、前記ピクセルの前面上に配置され、前記フォトダイオード領域と少なくとも部分的に重なり合うアナログデジタルコンバータ（「ＡＤＣ」）を用いて前記イメージデータをデジタルイメージに変換する段階を更に含む、請求項１２に記載の方法。
請求項14
各ピクセルに対して、前記ピクセルの前面上に配置され、前記フォトダイオード領域と少なくとも部分的に重なり合うゲイン回路を用いて前記イメージデータを増幅する段階を更に含む、請求項１２に記載の方法。
請求項15
各ピクセルに対して、前記ピクセル内に配置され、前記フォトダイオード領域と少なくとも部分的に重なり合う回路を用いて追加のイメージデータ処理を実施する段階を更に含む、請求項１２に記載の方法。
請求項16
裏面照明（「ＢＳＩ」）アレイのイメージングピクセルを備えたイメージングシステムであって、前記各イメージングピクセルが、ＢＳＩアレイの裏面に入射する光に応答してイメージ電荷を蓄積するため、半導体ダイに配置されたフォトダイオード領域と、前記半導体ダイの前面と前記フォトダイオード領域との間で前記半導体ダイ内に配置されたトランジスタピクセル回路を含み且つ前記フォトダイオード領域の少なくとも一部と重なり合っているピクセル回路領域と前記イメージングピクセルの裏面照明アレイに結合されて、該イメージングピクセルの各々からイメージデータを読み出すための読み出し回路と、を含む、イメージングシステム。
請求項17
前記ピクセル回路領域が、３トランジスタ（「３Ｔ」）、４トランジスタ（「４Ｔ」）、又は５トランジスタ（「５Ｔ」）のピクセル回路に加えて付加的な回路を含み、前記付加的な回路の少なくとも一部が前記フォトダイオード領域に重なり合っている、請求項１６に記載のイメージングシステム。
請求項18
前記ピクセル回路領域が更に、前記イメージングピクセル内で前記イメージ電荷をデジタル値に変換するために結合されたアナログデジタルコンバータ（「ＡＤＣ」）を含み、前記ＡＤＣの少なくとも一部が前記フォトダイオード領域に重なり合っている、請求項１６に記載のイメージングシステム。
請求項19
前記ピクセル回路領域が更に、前記イメージングピクセル内で前記イメージ電荷から得られたイメージデータを増幅するためのゲイン回路を含み、前記ゲイン回路の少なくとも一部が前記フォトダイオード領域に重なり合っている、請求項１６に記載のイメージングシステム。
請求項20
前記イメージングピクセルのＢＳＩアレイが更に、前記イメージングピクセルのアレイの裏面上に配置され、各々が対応するイメージングピクセル上に光を合焦するよう整列される複数のマイクロレンズと、信号をルーティングするために前記イメージングピクセルのアレイの前面上に配置された２つ又はそれ以上の金属層を含む金属スタックと、を含む、請求項１７に記載のイメージングシステム。